引言

隨著IC技術(shù)在提高集成度方面不斷取得進(jìn)步，人們已經(jīng)開始利用一顆芯片來實(shí)現(xiàn)完整的系統(tǒng)，而不再像過去那樣采取在電路板上安裝分立元件的做法。此類系統(tǒng)的長處是系統(tǒng)成本下降、可靠性提高且外形尺寸減小。IC制造商已經(jīng)實(shí)現(xiàn)了諸如A/D、D/A轉(zhuǎn)換器、基準(zhǔn)、運(yùn)算放大器和溫度傳感器等部件與微控制器的集成，旨在構(gòu)成數(shù)據(jù)采集系統(tǒng)。雖然模擬部件與數(shù)字部件的集成具有諸多好處，但是，在關(guān)鍵功能中使用純模擬芯片將會使性能得以提升。

模數(shù)轉(zhuǎn)換器

對于許多應(yīng)用來說，模數(shù)轉(zhuǎn)換器（ADC）是一種至關(guān)重要的單元式部件。它們的性能常常決定了系統(tǒng)的性能，而對于下一代產(chǎn)品來說，ADC技術(shù)的創(chuàng)新是*的。來自溫度傳感器、應(yīng)變儀、壓力傳感器、血糖測量傳感器（這里僅列舉少數(shù)幾個(gè)例子）的信號均需要高性能ADC。分辨率、噪聲、失調(diào)、漂移和線性度是決定ADC性能的參數(shù)。

過去，ADC無法滿足眾多系統(tǒng)的性能要求。為了降低對ADC的要求，人們在輸入信號通路中增設(shè)了前端放大器。在ADC之前提供一個(gè)數(shù)值為100的外部增益將使ADC的噪聲、失調(diào)和漂移要求下降100（以輸入為基準(zhǔn)），但是需要進(jìn)行的模擬前端設(shè)計(jì)。由外部放大器引起的誤差將與輸入信號直接相加，這與所采用的增益無關(guān)。

12/16位ADC可以很容易地在復(fù)雜的數(shù)字芯片上使用。外部增益每倍增一次，這些轉(zhuǎn)換器的分辨率就可以增加1位（見圖1）。增設(shè)外部放大器帶來的一個(gè)問題是輸入范圍縮小。具有大失調(diào)（修正電壓）的信號有可能超出ADC的輸入范圍。對于性能非常高的系統(tǒng)來說，放大器設(shè)計(jì)是至關(guān)重要的。需要開關(guān)電容器（失調(diào)和1/f噪聲抵消）型架構(gòu)和低漂移外部電阻器。性能的優(yōu)劣取決于所用的放大器和電路板布局。

圖1：采用外部放大器來提高ADC的分辨率

作為替代方案，也可以采用具有20位或24位分辨率的ADC，從而避免了因使用外部放大器所導(dǎo)致復(fù)雜程度的增加。雖然一個(gè)直接加至24位ADC的50m號只使用了其可用輸入范圍的1%，但是，在這個(gè)微小的范圍之內(nèi)卻可以實(shí)現(xiàn)16位的精度。

采用傳統(tǒng)技術(shù)很難實(shí)現(xiàn)高于16位的ADC分辨率。例如：逐次逼近（SAR）型ADC的分辨率就取決于片內(nèi)DAC的匹配。即使為了實(shí)現(xiàn)16位的分辨率，這種IC技術(shù)也需要采用片內(nèi)修整或校準(zhǔn)的方法。閃存、多級、流水線和循環(huán)型ADC都有這些局限性。

ΔΣ ADC實(shí)現(xiàn)了高分辨率

ΔΣ ADC依據(jù)的工作原理是過采樣（而不是元件匹配），旨在實(shí)現(xiàn)高分辨率。把多個(gè)低分辨率轉(zhuǎn)換周期組合起來，以形成一個(gè)高分辨率結(jié)果。如圖2所示，通過一個(gè)1位ADC、一個(gè)1位DAC、一個(gè)模擬積分器和一個(gè)數(shù)字濾波器的組合，可獲得高于20位的分辨率。乍看起來，這種架構(gòu)的實(shí)現(xiàn)似乎很簡單。1位DAC就是一個(gè)用于選擇GND或Vref的開關(guān)，1位ADC是一個(gè)比較器，數(shù)字濾波器是一個(gè)ROM和加法器，而積分器則可采用開關(guān)電容器和一個(gè)運(yùn)算放大器來實(shí)現(xiàn)。

圖2：簡單的ΔΣ模數(shù)轉(zhuǎn)換器

其明顯的簡單性以及對失配的耐受性導(dǎo)致人們把ΔΣ ADC與CPU和其他復(fù)雜的數(shù)字功能集成在單塊芯片上。雖然這種標(biāo)準(zhǔn)的單元法（cell approach）實(shí)現(xiàn)了單芯片數(shù)據(jù)采集系統(tǒng)，但是，因數(shù)字串?dāng)_所引發(fā)的問題致使許多設(shè)計(jì)師采用的ADC IC。

ΔΣ ADC的一個(gè)關(guān)鍵元件是積分器。該部件的性能決定了總體的噪聲、失調(diào)、功耗和分辨率。這個(gè)部件把一個(gè)運(yùn)算放大器和一個(gè)開關(guān)電容器網(wǎng)絡(luò)組合在一起。它能夠采用一組采樣電容器來同時(shí)執(zhí)行求和、D/A轉(zhuǎn)換和積分操作。

高分辨率ADCzui重要的指標(biāo)之一便是噪聲。為了免除外部放大器，需要具有非常低的噪聲。例如：如需對取自一個(gè)典型標(biāo)準(zhǔn)負(fù)載單元（10mV全標(biāo)度）的50,000個(gè)計(jì)數(shù)進(jìn)行測量，則ADC的噪聲電平必須優(yōu)于200nV。影響ΔΣ ADC噪聲性能的因素有多個(gè)。雖然架構(gòu)折衷決定了理論噪聲電平，不過，數(shù)字串?dāng)_的增加將導(dǎo)致噪聲性能的明顯劣化。

數(shù)字串?dāng)_降低了嵌入式ADC的性能

通常，集成電路的數(shù)字和模擬單元式部件（晶體管、電阻器和電容器）全部共用一個(gè)襯底。當(dāng)采用NWELL工藝時(shí)，該襯底由P型材料制成，并與芯片的地（zui低的片內(nèi)電壓）相連。每當(dāng)執(zhí)行開關(guān)操作時(shí)，數(shù)字電路都將把電流注入該公共襯底。

從本質(zhì)上說，所有的開關(guān)數(shù)字門電路都相當(dāng)于一個(gè)噪聲發(fā)送器。在靜止?fàn)顟B(tài)下，CMOS數(shù)字邏輯器件并不吸收顯著的DC電流，因?yàn)椴皇荖溝道器件處于關(guān)斷狀態(tài)就是P溝道器件處于關(guān)斷狀態(tài)。然而，在一個(gè)輸入/輸出從“0”變換至“1”或從“1”變換至“0”的過程中，當(dāng)輸入高于Vtn（N溝道門限電壓）且低于Vdd-Vtp（P溝道門限電壓）時(shí)，這兩種器件都將處于接通狀態(tài)，見圖3。這導(dǎo)致一個(gè)電流從Vcc流至地，并把一個(gè)電流脈沖注入公共襯底。該脈沖的大小取決于器件尺寸、工藝參數(shù)（Vth、Cox、遷移率）以及電源電壓和溫度。該脈沖的定時(shí)因特定的器件而異，并取決于內(nèi)部寄生電容、溫度、邏輯開關(guān)模式、電源電壓和鍵合線電感。

圖3：數(shù)字邏輯電路把開關(guān)噪聲注入到襯底中

隨著數(shù)字電路復(fù)雜程度的提高，噪聲發(fā)送器的數(shù)目將有所增加。每個(gè)數(shù)字門電路（反相器、“與非”門、“或非”門、復(fù)雜邏輯、乘法器、寄存器、ROM、RAM … 等）都會把噪聲注入襯底。例如：一個(gè)9.4k門數(shù)字電路將產(chǎn)生2mV的襯底噪聲，而一個(gè)220k門數(shù)字電路則會產(chǎn)生338mV的峰至峰襯底噪聲。而且，諸如CPU等復(fù)雜電路還將產(chǎn)生與指令相關(guān)的噪聲。不同的操作（乘法、存儲器存取、寄存器裝載、加法 … 等等）都會注入與數(shù)字輸入/輸出成某種函數(shù)關(guān)系的不同噪聲圖形。

由襯底噪聲所造成的性能劣化是很難控制和預(yù)測的。在關(guān)鍵模擬元件的周圍布設(shè)護(hù)圈只能使噪聲下降13dB，而且，對于典型的高摻雜襯底（這是獲取閉鎖免疫力所需要的）而言，物理隔離對噪聲耦合或其穩(wěn)定時(shí)間并沒有什么影響。

ΔΣ 轉(zhuǎn)換器的積分器中所使用的前端采樣電容器和放大器輸入級的作用相當(dāng)于數(shù)字感應(yīng)襯底噪聲的接收器（見圖4）。輸入電容器被做在襯底之上，而積分器的開關(guān)和放大器的晶體管在制作時(shí)則是把襯底用作其整體連接（bulk connection）。因此，襯底噪聲將被耦合至積分器中，并與實(shí)際輸入信號相加。襯底與輸入電容器底部極板之間的寄生電容約為總電容的10%。一個(gè)100mV的襯底尖峰將使噪聲增加10mV（相對于輸入信號Vin）。如果積分器是采用一個(gè)全差分拓?fù)浣Y(jié)構(gòu)來實(shí)現(xiàn)的，則襯底噪聲將被再抑制20dB。這達(dá)不到把100mV噪聲降至200nV以下所需的114dB抑制比。

圖4：前端模擬積分器的襯底噪聲撿拾

如前文所述，ΔΣ ADC可采用過采樣來實(shí)現(xiàn)高分辨率。為了獲得20位至24位的性能，對于每個(gè)轉(zhuǎn)換結(jié)果，均需對輸入進(jìn)行256次或更多次的采樣。每次對輸入進(jìn)行采樣時(shí)，襯底噪聲也被采樣。典型低噪聲ΔΣ ADC將在長達(dá)多ms的總轉(zhuǎn)換時(shí)間內(nèi)對襯底噪聲進(jìn)行采樣和積分。這使得難以在轉(zhuǎn)換周期中暫停CPU操作或使CPU操作與每個(gè)ADC采樣周期相同步。

ΔΣ ADC實(shí)現(xiàn)了高性能

可以采用一個(gè)高精度的外部ADC，而不是在CPU/ADC芯片之前布設(shè)一個(gè)外部放大器或在轉(zhuǎn)換操作期間關(guān)斷CPU。在這種場合，可對一個(gè)低電平輸入信號直接進(jìn)行數(shù)字化處理。雖然ΔΣ 轉(zhuǎn)換器包含數(shù)字濾波器、數(shù)字I/O以及其他的襯底噪聲注入電路，但是，它們的操作是可以預(yù)測的，并能夠與模擬操作相同步，從而消除了數(shù)字串?dāng)_的影響。

高性能ΔΣ ADC不需要采用細(xì)線數(shù)字工藝。關(guān)注的焦點(diǎn)是性能，而不是門的數(shù)量和數(shù)字功能度。每個(gè)電路均采用了精巧的制造工藝，旨在實(shí)現(xiàn)*的精度。例如：凌力爾特的LTC2442 把所有“難以執(zhí)行”的模擬功能都嵌入在一塊芯片上，并將數(shù)字處理留給一個(gè)編程裝置和一個(gè)外部CPU去完成。該器件把一個(gè)低噪聲集成前端放大器（見圖5）與連續(xù)背景校準(zhǔn)電路組合起來，旨在實(shí)現(xiàn)1ppm的線性度（見圖6）和無法測出的微小漂移。一個(gè)在出廠時(shí)經(jīng)過調(diào)諧的集成振蕩器可確保輸入電壓頻率抑制，而無需采用外部振蕩器。通用型架構(gòu)提供了可變的速度/分辨率，且噪聲低至200nV，速度高達(dá)8kHz。

圖5：具有嵌入式模擬器件的24位低噪聲ΔΣ ADC

圖6：1ppm線性度和零漂移

為了解決數(shù)字串?dāng)_問題，在未采用自動化工具作為輔助手段的情況下完成了50,000門數(shù)字濾波器和控制器的設(shè)計(jì)和電路板布局。每個(gè)門電路、數(shù)字信號和時(shí)鐘線的制作均十分精妙，以確保襯底在獲得每個(gè)轉(zhuǎn)換結(jié)果所需的262,000個(gè)采樣周期中具有極低的噪聲。

結(jié)論

ADC和CPU的集成迫使IC制造商不得不采用VHDL代碼、合成以及標(biāo)準(zhǔn)的單元庫來取代晶體管級設(shè)計(jì)，從而導(dǎo)致模擬電路性能的下降。為了實(shí)現(xiàn)*的性能，高性能模擬器件制造商繼續(xù)對各種晶體管的制作工藝精雕細(xì)琢。與采用低性能嵌入式ADC的設(shè)計(jì)師相比，把這種方法擴(kuò)展至板級系統(tǒng)的設(shè)計(jì)師將贏得優(yōu)勢。