寬帶數(shù)據(jù)采集與實(shí)時(shí)處理系統(tǒng)

1、系統(tǒng)簡介:

1.1 系統(tǒng)主要組成:

l CPCI機(jī)箱:

l 高速數(shù)據(jù)采集及寬帶信號(hào)處理卡

1.2 系統(tǒng)原理:

高速數(shù)據(jù)采集卡完成對模擬信號(hào)的采集和存儲(chǔ)，通過該采集板的10位高速AD將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)后傳輸?shù)礁咚?/font>FPGA芯片，然后通過FPGA芯片控制大容量存儲(chǔ)器，將數(shù)字信號(hào)存儲(chǔ)在DDR大容量存儲(chǔ)器內(nèi)。該FPGA我們采用Xilinx公司的XC6VLX240T，該具有768多個(gè)18X18的乘法器，非常適合高速信號(hào)處理；以2G的速率和10bit的采樣位數(shù)進(jìn)行采集，經(jīng)過FPGA預(yù)處理以后數(shù)據(jù)存儲(chǔ)于連接在FPGA上的高速大容量DDR儲(chǔ)存器中，采集的數(shù)據(jù)根據(jù)指令進(jìn)行處理后，將存儲(chǔ)在DDR存儲(chǔ)器內(nèi)讀出下載到工控機(jī)存儲(chǔ)器，需要處理存儲(chǔ)于該存儲(chǔ)器上的數(shù)據(jù)時(shí)，將這些數(shù)據(jù)讀入處理器進(jìn)行處理，處理后的結(jié)果可以通過CPCI接口下載到板載存儲(chǔ)器，經(jīng)過可變延時(shí)后，送入DAC恢復(fù)信號(hào)。該系統(tǒng)的主要原理框圖如下：

圖1、寬帶數(shù)據(jù)采集及實(shí)時(shí)信號(hào)處理系統(tǒng)框圖

2、系統(tǒng)性能指標(biāo)

n 板卡尺寸為6UcPCI板（160mm×233mm）。

n 2GSPS 10bit ADC

n 10M 16bit ADC

n 大于2.5GSPS 12bit DAC

n DDR3 1333  2G內(nèi)存條

n 采集板提供可重新定義的標(biāo)準(zhǔn)32bit＋32bit數(shù)字I/O接口，其中32bit可雙向選擇定義。數(shù)字I/O采用后面板J3/P3與J4/P4實(shí)現(xiàn)輸入輸出。

n 模擬接口為：  

時(shí)鐘輸入（小于1VPP電平，50歐匹配負(fù)載，輸入接口為SMA接口）；

ADC提供模擬單端交流耦合輸入（輸入接口為SMA接口）。

DAC提供模擬單端交流耦合輸出（輸出接口為SMA接口）。

n CPCI及高速通信口

n 環(huán)境要求

儲(chǔ)存溫度：-40攝氏度；

工作溫度： C:   0攝氏度～+55攝氏度。

   I:  -20攝氏度～+65攝氏度。

l 硬件資源

n 1個(gè)TMS320處理器及相應(yīng)的緩沖資源。

n CPCI通信接口。

n 高速光纖通信接口。

n 1片F(xiàn)PGA采用Xilinx的XC6V系列的XC4VLX240T。

n 電路板FPGA裝配兼容“XC6VSX315T”和“XC6VLX365T”。

n FPGA通過總線方式和PCI橋芯片相連，理論峰值速率可達(dá)256MB/s。

n 詳見自定義引腳。

3、寬帶數(shù)據(jù)采集及實(shí)時(shí)信號(hào)處理系統(tǒng)技術(shù)實(shí)現(xiàn)

3.1 高速AD數(shù)據(jù)采集的實(shí)現(xiàn)

    ADC芯片是溝通模擬域和數(shù)據(jù)域的重要器件,高速AD轉(zhuǎn)換系統(tǒng)對測量儀器、通信、網(wǎng)絡(luò)、衛(wèi)星接收、數(shù)據(jù)采集、自動(dòng)測試設(shè)備等具有重要的意義.文中介紹了基于AT84AS004模,數(shù)轉(zhuǎn)換器且采樣率高達(dá)lGsps的高速ADC系統(tǒng)的設(shè)計(jì)方法.

AT84AS004是E2V公司的采樣速率高達(dá)2000MSPS的高速ADC芯片，其是業(yè)界zui早單片10位超高速ADC的模數(shù)轉(zhuǎn)換器。這款產(chǎn)品實(shí)現(xiàn)了高性能，在2000MSPS下的有效位數(shù)（ENOB）可達(dá)8左右，從而能夠支持各種高帶寬應(yīng)用，其中包括測試與測量設(shè)備、軟件定義無線電、雷達(dá)系統(tǒng)以及通信儀表等，這些設(shè)備以前只能采用分辨率較低的ADC。AT84AS004數(shù)據(jù)輸出端口有1:4的DEMUX模塊，能夠和FPGA實(shí)現(xiàn)無縫鏈接，這樣可以降低高速數(shù)據(jù)采集系統(tǒng)的技術(shù)風(fēng)險(xiǎn)。同時(shí)該芯片理論上能夠?qū)崿F(xiàn)的無雜散抑制為48dBc。

3.2 高精度AD數(shù)據(jù)采集的實(shí)現(xiàn)

本系統(tǒng)中還設(shè)計(jì)了16位的高精度ADC，主要用于低速的數(shù)據(jù)高精度的數(shù)據(jù)采集。該芯片是德州儀器 （TI）公司推出的16位10MSPS的Δ-ΣADC ADS1610,采用TQFP-64 封裝,工作電壓為 +5V模擬電源以及 +3V 數(shù)字電源。可在 5MHz 帶寬上實(shí)現(xiàn)優(yōu)異的 86dB 信噪比以及 95dB 無寄生動(dòng)態(tài)范圍。通過其紋波低于0.0002dB的4.4MHz通頻帶可以提供寬帶信號(hào)處理,而片上數(shù)字濾波器與 SAR 及管線轉(zhuǎn)換器相比則可以簡化抗混淆（anti-alias）需求。是通信、科研儀表、測試測量應(yīng)用領(lǐng)域中要求高精度測量的理想選擇。

3.3 高速DA的實(shí)現(xiàn)

MD652D采樣時(shí)鐘速率達(dá)4.5 GSPS（每秒千兆次采樣）12 bit數(shù)模轉(zhuǎn)換器（DAC）。這片DAC突破了3000 MSPS采樣速率難關(guān),建立了新的采樣速率標(biāo)準(zhǔn),同時(shí)并提供了的動(dòng)態(tài)性能。隨著對信號(hào)處理速度和復(fù)雜程度的增加,電子工程師需要能夠比以前高很多的時(shí)鐘頻率合成高質(zhì)量信號(hào)的DAC。MD652D的發(fā)布說明DAC在速度和性能方面都有重大的飛躍。這種*的數(shù)據(jù)傳輸速率的實(shí)現(xiàn)是由于采用了集成的低壓差分信號(hào)（LVDS）數(shù)字接口技術(shù)和美國公司的*高速數(shù)據(jù)轉(zhuǎn)換器。 

MD652D除了具有高速的特點(diǎn),它在現(xiàn)在所有的高速12 bit DAC中具有zui低的功耗,這使它非常適合用于需要一種低功耗DAC來處理高頻和寬帶頻率合成信號(hào)。這些應(yīng)用包括寬帶測試和測量儀器、自動(dòng)測試儀器、雷達(dá)、航空用電子設(shè)備和寬帶通信應(yīng)用,例如,點(diǎn)到點(diǎn)無線通信、本地多點(diǎn)分配業(yè)務(wù)（LMDS）和功率放大器線性化。

集成的LVDS賦予其高轉(zhuǎn)換速率，MD652D還使用一種雙倍數(shù)據(jù)速率（DDR）方式提供一種快速LVDS輸入接口,它能在寬帶下提供高轉(zhuǎn)換速率。這允許它以高速接收數(shù)據(jù)的同時(shí)保持低失真和低噪聲,簡化發(fā)送信號(hào)鏈并且能夠在Nyquist速率（DAC采樣速率的一半）范圍內(nèi)合成高質(zhì)量中頻寬帶信號(hào)。

MD652D的輸出電流在10 ～ 20 mA范圍內(nèi)可調(diào)節(jié),并且可很容易地配置單端或差分輸出電路結(jié)構(gòu)。該器件在在2.5 GSPS采樣速率下,在255 MHz輸出頻率時(shí)互調(diào)失真（IMD）為56 dBc,并且在600 MHz輸出頻率時(shí)IMD優(yōu)于52 dBc 。SFDR在300 MHz輸出頻率時(shí)為53 dBc,在600 MHz輸出頻率時(shí)為51 dBc。MD652D具有優(yōu)良的噪聲性能。

3.4 高速FPGA信號(hào)處理的實(shí)現(xiàn)

 FPGA選用Xilinx公司的Virtex6VLX系列的XC4VLX240T-FF1156，該系列采用40nm，zui高容量達(dá)2000多萬門，高速18×18位乘法器zui多可達(dá)768個(gè)，系統(tǒng)時(shí)鐘可達(dá)550MHz。內(nèi)部核心電源為1.0V，外部I/O口的電源, 新的Virtex-6 FPGA系列器件性能提高15%，功耗降低15%。新器件在1.0v 內(nèi)核電壓上操作，同時(shí)還有可選的0.9v低功耗版本。該FPGA具有下列特點(diǎn)：

1. 層次化的存儲(chǔ)器系統(tǒng)，基本邏輯功能塊可以配置成36K*1bit，1k*36bit等多種配置方式的單端同步RAM或雙口同步RAM。RAM的zui大容量可以達(dá)到15Mb。

2. 高速運(yùn)算時(shí)有進(jìn)位邏輯，有的乘法器資源邏輯，可以設(shè)計(jì)出550MHz的700多個(gè)高速18×18位乘法器。

3. 高達(dá)600個(gè)用戶自定義I/O管腳，采用SelectIO-Ultra技術(shù)，支持19種單端信號(hào)和6種差分信號(hào)的不同的電平格式，無須考慮電平轉(zhuǎn)換和驅(qū)動(dòng)能力的問題。支持?jǐn)?shù)字匹配阻抗設(shè)計(jì)的功能，通過設(shè)置不同的終端阻抗達(dá)到*的匹配狀態(tài)，節(jié)約了外部阻抗匹配電路占用空間。

4. 采用高性能的SelectLink技術(shù)，提供高帶寬的數(shù)據(jù)通路，支持DDR2，DDR3的功能，在高速信號(hào)設(shè)計(jì)中起到重要作用。

5. 的時(shí)鐘分配管理模塊，提供高精度低抖動(dòng)的輸出時(shí)鐘，合成時(shí)鐘頻率靈活設(shè)置。高速的時(shí)鐘布線網(wǎng)絡(luò)保證了FPGA可以正常工作的前提。

6. 符合IEEE1149.1標(biāo)準(zhǔn)的邊界掃描邏輯，方便測試。 

4、寬帶數(shù)據(jù)采集及實(shí)時(shí)信號(hào)處理系統(tǒng)關(guān)鍵技術(shù)

l 高速FPGA設(shè)計(jì)技術(shù)

l 高速數(shù)據(jù)存儲(chǔ)緩沖技術(shù)

l 高速信號(hào)的SI和PI設(shè)計(jì)技術(shù)

l 高速數(shù)?；旌?font face="Times New Roman">PCB設(shè)計(jì)技術(shù)

l 高速數(shù)字信號(hào)處理技術(shù)