【中國智能制造網(wǎng) 技術(shù)前沿】芯片制造商目前只看到采用如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或者有可能終并不能實現(xiàn)。實際上在5納米時有許多技術(shù)上的挑戰(zhàn)，成本之高可能無法預(yù)計。　　半導(dǎo)體業(yè)自28納米進步到22/20納米，受193i光刻機所限，必須采用兩次圖形曝光技術(shù)(DP)，再進一步至16/14納米時大多采用finFET技術(shù)。如今finFET技術(shù)也一代一代升級，加上193i的光學(xué)技術(shù)延伸，采用SADP，SAQP等，所以未來10納米，甚至7納米時基本上可以使用同樣的設(shè)備，似乎己無懸念，就是芯片的制造成本會迅速增加。然而到5納米時肯定是個坎，如果EUV不能準(zhǔn)備好，就要被迫采用五次圖形曝光技術(shù)(FP)，這己引起業(yè)界的關(guān)注。
　　
　　下文討論的是5納米生產(chǎn)線，范圍更寬廣，至今業(yè)界尚無它的投資估計。但是根據(jù)16/14納米的經(jīng)驗，以每1000硅片需要1.5億至1.6億美元計，推測未來的5納米制程，因為可能要用到EUV光刻，每臺設(shè)備需約1億美元，因此它的投資肯定會大大超過之前。所以未來建設(shè)一條芯片生產(chǎn)線需要100億美元完全可能。
　　
　　生產(chǎn)線的量產(chǎn)是個系統(tǒng)工程，需要材料、設(shè)備、晶體管結(jié)構(gòu)、EDA工具等與之配套，對于半導(dǎo)體業(yè)是個更大的挑戰(zhàn)。
　　
　　新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等問題,加總起來導(dǎo)致未來半導(dǎo)體業(yè)將面臨許多的困難。
　　
　　在近期的會議上，intel發(fā)布的一份報告引起業(yè)界關(guān)注，并進一步推動業(yè)界開始思考未來先進工藝制程的發(fā)展方向。
　　
　　intel公司提出下一代晶體管結(jié)構(gòu)是納米線FET，是一種晶體管的一面讓柵包圍的finFET。Intel的納米線FET有時被稱作為環(huán)柵FET,并己被工藝路線圖ITRS定義為可實現(xiàn)5納米的工藝技術(shù)。
　　
　　如果intel不是走在前列，它不可能提供它的5納米進展的訊息。它的報告似乎傳遞出一個信號，5納米可能有希望，或者已經(jīng)在它的工藝路線圖中采用了新的晶體管結(jié)構(gòu)。
　　
　　在5納米的競爭中，臺積電也不甘落后，它的共同執(zhí)行長MarkLiu近期也聲言己經(jīng)開始對5納米的研發(fā)，并有望在7納米之后兩年推出。其他先進制程制造商也都在關(guān)注5納米。
　　
　　不用懷疑，芯片制造商只看到采用如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或者有可能終并不能實現(xiàn)。實際上在5納米時有許多技術(shù)上的挑戰(zhàn)，成本之高可能無法預(yù)計。
　　
　　但是假設(shè)5納米出現(xiàn)在某個時刻,產(chǎn)業(yè)界將面臨眾多的難題。應(yīng)用材料公司的先進圖形技術(shù)部副總裁MehdiVaez-ravani認(rèn)為每一項都是挑戰(zhàn)，有物理的和靈敏度的要求，有新材料方面的需求,而其中晶體管的結(jié)構(gòu)必需改變。
　　
　　如果產(chǎn)業(yè)真的邁向5納米，將面臨什么樣的挑戰(zhàn)?美國半導(dǎo)體工程(SemiconductorEngineering)為了推動進步，從眾多挑戰(zhàn)中匯總以下幾個方面：
　　
　　LamResearch的產(chǎn)品部技術(shù)官泮陽YangPan認(rèn)為,在通向5納米時功能與成本是無法躲避的大挑戰(zhàn)，所以要引入新的技術(shù)與材料。
　　
　　晶體管結(jié)構(gòu)
　　
　　首先芯片制造商必須要作一個困難的決定，其中之一就是必須選擇在5納米時晶體管的結(jié)構(gòu)，如今有兩種可供選擇,finFET或者納米線FET。
　　
　　格羅方德的先進器件架構(gòu)總監(jiān)及院士SrinivasaBanna認(rèn)為，對于5納米，finFET是一種選擇。顯然這從產(chǎn)業(yè)角度希望盡可能延伸finFET技術(shù)，眾所周知產(chǎn)業(yè)界為了finFET的生態(tài)鏈己經(jīng)投了許多錢，因此從率角度上希望finFET技術(shù)能用得更久。
　　
　　然而縮小finFET技術(shù)至5納米是個挑戰(zhàn)，因為在5納米finFET時,預(yù)計鰭的寬度是5納米，實際上這種結(jié)構(gòu)己經(jīng)達到理論極限。
　　
　　Banna說這也是芯片制造商正在開發(fā)納米線FET的原因。納米線有很好的靜電優(yōu)勢(CMOS有靜電擊穿問題),但是也帶來許多問題，如什么是納米線的器件寬度,及器件能有多大的驅(qū)動電流，這些業(yè)界都在模索之中。
　　
　　三星的先進邏輯實驗室副總裁Rodder認(rèn)為,直到今天在5納米時在finFET或者納米線FET之間選擇誰會是勝利者為時尚早，因為業(yè)界正試圖尋求更多的解決方案。