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隨著先進(jìn)制程下發(fā)熱和漏電現(xiàn)象愈發(fā)難以控制，各家芯片巨頭都在尋找新的工藝突破。
在最近舉行的一場(chǎng)半導(dǎo)體行業(yè)大會(huì)上，臺(tái)積電南京公司總經(jīng)理羅鎮(zhèn)球介紹了2nm制程的最新動(dòng)態(tài)。
羅鎮(zhèn)球表示，臺(tái)積電將在2nm節(jié)點(diǎn)使用全新的nanosheet/nanowire(納米片/納米線)晶體管結(jié)構(gòu)取代目前主流的FinFET工藝。
有趣的是，三星在3nm節(jié)點(diǎn)就已經(jīng)采用新工藝，但因?yàn)橹圃旒夹g(shù)難度大，量產(chǎn)計(jì)劃被迫推遲，有點(diǎn)“起了大早，趕了晚集”的意思。
如今，兩家半導(dǎo)體巨頭將在2nm節(jié)點(diǎn)迎來(lái)一次“正面交鋒”。
放棄FinFET，新工藝挑戰(zhàn)摩爾定律極限
2nm工藝有多夸張？
按照臺(tái)積電的說(shuō)法，要在指甲蓋大小(100mm²)的芯片上安裝490億個(gè)晶體管，這聽上去就如同天方夜譚。
但工程師們總有新辦法：如果能將晶體管像積木一樣堆疊起來(lái)，那么就能有效減少電路的占位面積，那么晶體管的密度或許就能翻倍。
這種設(shè)計(jì)思路廣泛被下一代新工藝采納，例如此次臺(tái)積電采用的nanosheet、英特爾主導(dǎo)的nanowire以及三星采用的GAA工藝(Gate-All-Around，全環(huán)繞柵極晶體管)，本質(zhì)上都大同小異。
用一個(gè)簡(jiǎn)單的例子來(lái)描述新結(jié)構(gòu)：在最早的Planar工藝下，半導(dǎo)體材料如同一張2D平面的白紙；到了FinFET時(shí)代，這張白紙被折成了3D的鰭(Fin)狀，縮小了閘長(zhǎng)。而如今為了放下更多晶體管，半導(dǎo)體材料像積木一樣被堆疊起來(lái)，就如同高樓大廈一樣立體，最終可以容下更多晶體管。
除了解決晶體管密度問(wèn)題以外，新工藝另一個(gè)目的是為了解決高溫以及漏電(leakage)現(xiàn)象。
在2nm節(jié)點(diǎn)，集成電路的線寬接近電子波長(zhǎng)，精細(xì)程度幾乎達(dá)到了原子級(jí)別，理論上量子隧穿效應(yīng)已經(jīng)來(lái)到物理極限。
在這種情況下，電子很容易通過(guò)隧穿效應(yīng)穿透絕緣層，使器件無(wú)法正常工作。
這樣的漏電不僅白白浪費(fèi)了電能，更是引起芯片嚴(yán)重發(fā)熱的原因，同時(shí)也解釋了一些芯片為什么功耗過(guò)高。
而在這樣的前提之下，如果芯片設(shè)計(jì)商在設(shè)計(jì)環(huán)節(jié)繼續(xù)“翻車”，那么最終結(jié)果就是誕生出“火龍888”這樣高功耗的產(chǎn)品。
正是因?yàn)檫@樣的不確定性與各種悲觀，老邁的FinFET工藝已經(jīng)力不從心，但科學(xué)家們顯然不會(huì)輕易放棄摩爾定律。
以相對(duì)成熟的三星GAA工藝(Gate-All-Around、全環(huán)繞柵極晶體管)為例，三星將原有FinFET工藝中鰭狀改良成多路橋接鰭片，截面為水平板狀或者水平橢圓柱狀。
按照三星的說(shuō)法，同樣是7nm節(jié)點(diǎn)，使用GAA工藝可以將電壓下降至0.7V，并且能夠提升35%的性能、降低50%的功耗和45%的芯片面積，這還只是最初的實(shí)驗(yàn)品。
除了三星的方案以外，其他幾家公司也推出不同的結(jié)構(gòu)：
類似nanowire的鰭片為圓柱狀；其他設(shè)計(jì)包括環(huán)狀、六邊形狀、片狀等等，根據(jù)不同的場(chǎng)合有不同的改變。
但無(wú)論是哪種方案，理論上都是為了更好地控制電流，讓先進(jìn)制程成為現(xiàn)實(shí)。
萬(wàn)事俱備，只欠金錢？
雖然這些技術(shù)都在實(shí)驗(yàn)室實(shí)現(xiàn)了，但是距離量產(chǎn)還有數(shù)不清的困難。
其中最大的障礙是：錢。
研究機(jī)構(gòu)Semiengingeering曾統(tǒng)計(jì)了不同工藝下芯片所需費(fèi)用，其中28nm節(jié)點(diǎn)要5130萬(wàn)美元投入，16nm節(jié)點(diǎn)需要1億美元，7nm節(jié)點(diǎn)需要2.97億美元，5nm節(jié)點(diǎn)需要5.42億美元。
到了3nm工藝，價(jià)格直接翻到了10億美元，更先進(jìn)的2nm工藝又該花費(fèi)多少呢？
擺在芯片代工廠面前的不止有物理上的摩爾定律，不為人知的摩爾第二定律也開始凸顯出來(lái)：“新晶圓廠的成本每四年翻一番”。
按照臺(tái)積電的說(shuō)法，新建5nm工廠將需要至少投資300億美元，就以美國(guó)鳳凰城5nm工廠為例，在政府巨額補(bǔ)貼下，臺(tái)積電仍需投資120億美元，只要靠海運(yùn)降低成本，后續(xù)依然需要不小開支。
當(dāng)然，燒錢的不只是技術(shù)突破和建廠，建造2nm的配套設(shè)施同樣價(jià)格不菲，比如光刻機(jī)、刻蝕機(jī)等等。
目前來(lái)說(shuō)，GAA工藝要求EUV光刻機(jī)的配合，但是目前EUV光刻機(jī)還不夠成熟，芯片產(chǎn)能和速度都不夠快，因此只能做到每小時(shí)90片晶圓，但業(yè)內(nèi)期望速度至少每小時(shí)125片，那么只能依靠其他工藝或是購(gòu)入更多EUV光刻機(jī)，但一臺(tái)EUV光刻機(jī)的價(jià)格高達(dá)1.5億歐元，而且不是有錢就能買到的。
所以除了三星、臺(tái)積電和英特爾三家廠商以外，其他廠商已經(jīng)很難承受先進(jìn)制程下的高額成本。
2nm何時(shí)能走出實(shí)驗(yàn)室？
此前，IBM曾宣布率先制造出2nm芯片，但業(yè)內(nèi)人士表示“這就是在忽悠”，從設(shè)計(jì)上看依然是5nm工藝水平，只不過(guò)在命名上玩了“文字游戲”。
后來(lái)IBM解釋道，他們的“2納米”依然沿用Planar工藝的命名方式，實(shí)際上比臺(tái)積電的7nm工藝有大約50%的提升，遠(yuǎn)遠(yuǎn)達(dá)不到2nm芯片的要求。
從這個(gè)小插曲就可以看出來(lái)，雖然在理論和實(shí)驗(yàn)室得到了驗(yàn)證，但2nm芯片的商業(yè)化依然離我們有些遙遠(yuǎn)。
除了錢以外，2nm工藝自身依然存在很多現(xiàn)實(shí)問(wèn)題需要解決。
一方面是新材料，傳統(tǒng)的硅材料是否還能堅(jiān)持到2nm節(jié)點(diǎn)呢？
最新消息，全球頂級(jí)半導(dǎo)體科學(xué)家在今年的IEEE國(guó)際芯片導(dǎo)線技術(shù)會(huì)議上將導(dǎo)電性、導(dǎo)熱性更好的石墨烯定為2nm及以下制程工藝芯片的關(guān)鍵材料，但事實(shí)上，碳基芯片同樣需要解決成本問(wèn)題。
另一方面則回到商業(yè)化的問(wèn)題，芯片設(shè)計(jì)商們是否跟得上臺(tái)積電和三星的節(jié)奏呢？
目前，高通驍龍和聯(lián)發(fā)科雖然緊跟最新技術(shù)，但功耗控制上并不如人意；而蘋果芯片又受臺(tái)積電良品率限制，只能暫緩了新芯片的研發(fā)進(jìn)度；三星自家芯片又體量過(guò)小，很難產(chǎn)生影響力。
據(jù)悉，臺(tái)積電會(huì)對(duì)3nm制程量產(chǎn)中的問(wèn)題進(jìn)行改良，引入增強(qiáng)的N3E制程，這將成為2nm節(jié)點(diǎn)前的過(guò)渡工藝，這或許能讓芯片設(shè)計(jì)商和手機(jī)廠商有足夠的時(shí)間進(jìn)行打磨。
總的來(lái)看，以目前的技術(shù)儲(chǔ)備，2nm時(shí)代或許不再是難題。
那么到了1nm時(shí)代甚至更先進(jìn)節(jié)點(diǎn)，科學(xué)家們還能帶來(lái)什么樣的驚喜呢？
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