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英特爾新突破：晶體管縮小50％、封裝密度提升10倍

2021-12-14 09:05:36來(lái)源：快科技關(guān)鍵詞：芯片英特爾閱讀量：23541

導(dǎo)讀：在日前的2021 IEEE IDM(國(guó)際電子器件會(huì)議)上，Intel公布、展示了在封裝、晶體管、量子物理學(xué)方面的關(guān)鍵技術(shù)新突破，可推動(dòng)摩爾定律繼續(xù)發(fā)展，超越未來(lái)十年。

　　在日前的2021 IEEE IDM(國(guó)際電子器件會(huì)議)上，Intel公布、展示了在封裝、晶體管、量子物理學(xué)方面的關(guān)鍵技術(shù)新突破，可推動(dòng)摩爾定律繼續(xù)發(fā)展，超越未來(lái)十年。

　　據(jù)介紹，Intel的組件研究團(tuán)隊(duì)致力于在三個(gè)關(guān)鍵領(lǐng)域進(jìn)行創(chuàng)新：

　　一是通過(guò)研究核心縮放技術(shù)，在未來(lái)產(chǎn)品中集成更多晶體管。

　　Intel計(jì)劃通過(guò)混合鍵合(hybrid bonding)，解決設(shè)計(jì)、制程工藝、組裝難題，將封裝互連密度提升10倍以上。

　　今年7月的時(shí)候，Intel就公布了新的Foveros Direct封裝技術(shù)，可實(shí)現(xiàn)10微米以下的凸點(diǎn)間距，使3D堆疊的互連密度提高一個(gè)數(shù)量級(jí)。

　　未來(lái)通過(guò)GAA RibbonFET晶體管、堆疊多個(gè)CMOS晶體管，Intel計(jì)劃實(shí)現(xiàn)多達(dá)30-50%的邏輯電路縮放，在單位面積內(nèi)容納更多晶體管。

　　后納米時(shí)代，也就是埃米時(shí)代，Intel將克服傳統(tǒng)硅通道的限制，用只有幾個(gè)原子厚度的新型材料制造晶體管，可在每個(gè)芯片上增加數(shù)百萬(wàn)各晶體管。

　　二是新的硅技術(shù)。

　　比如在300毫米晶圓上首次集成基于氮化鎵的功率器件、硅基CMOS，實(shí)現(xiàn)更高效的電源技術(shù)，從而以更低損耗、更高速度為CPU供電，同時(shí)減少主板組件和占用空間。

　　比如利用新型鐵電體材料，作為下一代嵌入式DRAM技術(shù)，可提供更大內(nèi)存容量、更低時(shí)延讀寫。

　　三是基于硅晶體管的量子計(jì)算、室溫下進(jìn)行大規(guī)模高效計(jì)算的全新器件，未來(lái)有望取代傳統(tǒng)MOSFET晶體管。

　　比如全球首例常溫磁電自旋軌道(MESO)邏輯器件，未來(lái)有可能基于納米尺度的磁體器件制造出新型晶體管。

　　比如Intel和比利時(shí)微電子研究中心(IMEC)在自旋電子材料研究方面的進(jìn)展，使器件集成研究接近實(shí)現(xiàn)自旋電子器件的全面實(shí)用化。

　　比如完整的300毫米量子比特制程工藝流程，不僅可以持續(xù)縮小晶體管，還兼容CMOS制造流水線。

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